本公開(kāi)涉及存儲(chǔ)器技術(shù)，尤其涉及一種指令采樣電路及存儲(chǔ)器。
背景技術(shù)：
1、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic?random?access?memory，簡(jiǎn)稱(chēng)dram)是一種高速地、隨機(jī)地寫(xiě)入和讀取數(shù)據(jù)的半導(dǎo)體存儲(chǔ)器，被廣泛地應(yīng)用到數(shù)據(jù)存儲(chǔ)設(shè)備或裝置中。
2、實(shí)際應(yīng)用中，存儲(chǔ)器指令的信息可能需要通過(guò)多個(gè)周期進(jìn)行分別采樣，并最終將該存儲(chǔ)器指令的信息一起輸出給后續(xù)電路。故需要提供一種指令采樣電路來(lái)實(shí)現(xiàn)上述目的。
技術(shù)實(shí)現(xiàn)思路
1、本公開(kāi)的實(shí)施例提供一種指令采樣電路及存儲(chǔ)器。
2、根據(jù)一些實(shí)施例，本公開(kāi)第一方面提供一種指令采樣電路，包括：采樣電路和延時(shí)電路；采樣電路接收存儲(chǔ)器指令和采樣時(shí)鐘，用于分別響應(yīng)于采樣時(shí)鐘的第一采樣沿和第二采樣沿，對(duì)存儲(chǔ)器指令進(jìn)行采樣，輸出第一周期指令和第二周期指令；采樣電路具有第一輸出端和第二輸出端；延時(shí)電路的輸入端與采樣電路的第一輸出端連接，延時(shí)電路的輸出端與指令譯碼電路連接，延時(shí)電路用于對(duì)采樣電路的第一輸出端輸出的指令進(jìn)行延時(shí)后輸出；指令譯碼電路，耦接于指令采樣電路，接收輸出時(shí)鐘，用于對(duì)采樣電路輸出的指令進(jìn)行譯碼，并響應(yīng)于輸出時(shí)鐘的輸出沿，將當(dāng)前的譯碼結(jié)果作為存儲(chǔ)器指令的譯碼信息輸出；采樣電路的第二輸出端與地址輸出電路連接；地址輸出電路，接收輸出時(shí)鐘，用于響應(yīng)于輸出沿，將采樣電路的第二輸出端當(dāng)前輸出的指令作為存儲(chǔ)器指令的地址信息輸出。
3、在一些示例中，延時(shí)電路包括偶數(shù)個(gè)反相器。
4、在一些示例中，輸出時(shí)鐘的輸出沿位于第二采樣沿，或者，位于第二采樣沿之后且與第二采樣沿存在預(yù)設(shè)的延遲量，延遲量滿(mǎn)足在輸出沿下進(jìn)行采樣所需的時(shí)序要求。
5、在一些示例中，采樣電路和指令譯碼電路均包括觸發(fā)器；延遲量包括指令譯碼電路中觸發(fā)器的建立時(shí)間和采樣電路中觸發(fā)器的保持時(shí)間。
6、在一些示例中，延遲量不大于第一采樣沿和第二采樣沿之間所經(jīng)過(guò)的時(shí)間與指令譯碼電路中觸發(fā)器的建立時(shí)間之差。
7、在一些示例中，采樣時(shí)鐘包括奇時(shí)鐘和偶時(shí)鐘；采樣電路包括：第一子采樣電路和第二子采樣電路，第一子采樣電路具有第一偶輸出端和第二偶輸出端，第二子采樣電路具有第一奇輸出端和第二奇輸出端；第一子采樣電路的輸入端和第二子采樣電路的輸入端連接，用于接收存儲(chǔ)器指令；第一子采樣電路的時(shí)鐘端接收偶時(shí)鐘，第二子采樣電路的時(shí)鐘端接收奇時(shí)鐘；延時(shí)電路包括：第一子延時(shí)電路和第二子延時(shí)電路，第一偶輸出端與第一子延時(shí)電路的輸入端連接，第一奇輸出端與第二子延時(shí)電路的輸入端連接；第一子延時(shí)電路、第二子延時(shí)電路的輸出端以及第二偶輸出端和第二奇輸出端均連接至指令譯碼電路；第二偶輸出端和第二奇輸出端連接地址輸出電路。
8、在一些示例中，指令譯碼電路包括譯碼電路和譯碼輸出電路；譯碼電路的輸入端與第一子延時(shí)電路、第二子延時(shí)電路的輸出端以及第二偶輸出端和第二奇輸出端連接，譯碼電路的輸出端與譯碼輸出電路連接，譯碼電路用于執(zhí)行譯碼處理；譯碼輸出電路，接收輸出時(shí)鐘，用于響應(yīng)于輸出沿，將譯碼電路當(dāng)前輸出的譯碼結(jié)果作為存儲(chǔ)器指令的譯碼信息輸出。
9、在一些示例中，譯碼電路，包括：1n模式對(duì)應(yīng)的第一譯碼電路和2n模式對(duì)應(yīng)的第二譯碼電路；第一譯碼電路的輸入端與第二偶輸出端和第二奇輸出端連接，第一譯碼電路的輸出端與譯碼輸出電路連接，第一譯碼電路用于對(duì)接收到的指令進(jìn)行譯碼，輸出對(duì)應(yīng)的譯碼結(jié)果；第二譯碼電路的輸入端與第一子延時(shí)電路、第二子延時(shí)電路的輸出端連接，第二譯碼電路的輸出端與譯碼輸出電路連接，第二譯碼電路用于對(duì)接收到的指令進(jìn)行譯碼，輸出對(duì)應(yīng)的譯碼結(jié)果；譯碼輸出電路，接收輸出時(shí)鐘，用于響應(yīng)于輸出沿，將第一譯碼電路或第二譯碼電路當(dāng)前輸出的譯碼結(jié)果，作為存儲(chǔ)器指令的譯碼信息輸出。
10、在一些示例中，地址輸出電路的輸入端與第二偶輸出端和第二奇輸出端連接，地址輸出電路的時(shí)鐘端接收輸出時(shí)鐘，地址輸出電路用于響應(yīng)于輸出沿，將第二偶輸出端或第二奇輸出端的當(dāng)前輸出，作為存儲(chǔ)器指令的地址信息輸出。
11、在一些示例中，地址輸出電路，包括：第一輸出電路、第二輸出電路以及整合電路；第一輸出電路的輸入端與第二偶輸出端連接，第一輸出電路的時(shí)鐘端接收輸出時(shí)鐘，用于響應(yīng)于輸出沿，輸出第二偶輸出端的當(dāng)前輸出；第二輸出電路的輸入端與第二奇輸出端連接，第二輸出電路的時(shí)鐘端接收輸出時(shí)鐘，用于響應(yīng)于輸出沿，輸出第二奇輸出端的當(dāng)前輸出；整合電路，耦接于第一輸出電路和第二輸出電路，用于對(duì)第一輸出電路和第二輸出電路的輸出進(jìn)行整合后，作為存儲(chǔ)器指令的地址信息輸出。
12、在一些示例中，指令采樣電路還包括：時(shí)鐘生成電路；時(shí)鐘生成電路，接收采樣時(shí)鐘，耦接于指令譯碼電路和地址輸出電路，用于根據(jù)采樣時(shí)鐘，生成輸出時(shí)鐘。
13、根據(jù)一些實(shí)施例，本公開(kāi)第二方面提供一種存儲(chǔ)器，包括：如前的指令采樣電路、指令譯碼電路以及地址輸出電路。
14、本公開(kāi)實(shí)施例提供的指令采樣電路及存儲(chǔ)器中，采樣電路分別響應(yīng)于采樣時(shí)鐘的第一采樣沿和第二采樣沿，對(duì)存儲(chǔ)器指令進(jìn)行采樣，輸出第一周期指令和第二周期指令；采樣電路具有第一輸出端和第二輸出端，延時(shí)電路對(duì)采樣電路的第一輸出端輸出的指令進(jìn)行延時(shí)后輸出；指令譯碼電路，接收輸出時(shí)鐘，對(duì)采樣電路輸出的指令進(jìn)行譯碼，并響應(yīng)于輸出時(shí)鐘的輸出沿，將當(dāng)前的譯碼結(jié)果作為存儲(chǔ)器指令的譯碼信息輸出；地址輸出電路，接收輸出時(shí)鐘，響應(yīng)于輸出沿，將采樣電路的第二輸出端當(dāng)前輸出的指令作為存儲(chǔ)器指令的地址信息輸出。本方案通過(guò)延時(shí)電路對(duì)采樣電路的第一輸出端輸出的第一周期指令進(jìn)行延時(shí)，指令譯碼電路對(duì)延時(shí)后的第一周期指令進(jìn)行譯碼得到譯碼信息，并響應(yīng)于輸出時(shí)鐘的輸出沿，通過(guò)指令譯碼電路和地址輸出電路將存儲(chǔ)器指令的譯碼信息和地址信息同時(shí)輸出，從而使得譯碼信息和地址信息縮短了傳輸延遲，提高指令采樣的效率。并且，在地址輸出電路中減少了區(qū)分1n模式和2n模式的輸出邏輯，簡(jiǎn)化了電路，提高了dram的性能。
15、本公開(kāi)的構(gòu)造以及它的其他發(fā)明目的及有益效果將會(huì)通過(guò)結(jié)合附圖而對(duì)優(yōu)選實(shí)施例的描述而更加明顯易懂。
1.一種指令采樣電路，其特征在于，包括：采樣電路和延時(shí)電路；
2.根據(jù)權(quán)利要求1所述的指令采樣電路，其特征在于，所述延時(shí)電路包括偶數(shù)個(gè)反相器。
3.根據(jù)權(quán)利要求1所述的指令采樣電路，其特征在于，所述輸出時(shí)鐘的輸出沿位于所述第二采樣沿，或者，位于所述第二采樣沿之后且與所述第二采樣沿存在預(yù)設(shè)的延遲量，所述延遲量滿(mǎn)足在所述輸出沿下進(jìn)行采樣所需的時(shí)序要求。
4.根據(jù)權(quán)利要求3所述的指令采樣電路，其特征在于，所述采樣電路和所述指令譯碼電路均包括觸發(fā)器；所述延遲量包括所述指令譯碼電路中觸發(fā)器的建立時(shí)間和所述采樣電路中觸發(fā)器的保持時(shí)間。
5.根據(jù)權(quán)利要求3所述的指令采樣電路，其特征在于，所述延遲量不大于所述第一采樣沿和所述第二采樣沿之間所經(jīng)過(guò)的時(shí)間與所述指令譯碼電路中觸發(fā)器的建立時(shí)間之差。
6.根據(jù)權(quán)利要求1所述的指令采樣電路，其特征在于，所述采樣時(shí)鐘包括奇時(shí)鐘和偶時(shí)鐘；
7.根據(jù)權(quán)利要求6所述的指令采樣電路，其特征在于，所述指令譯碼電路包括譯碼電路和譯碼輸出電路；
8.根據(jù)權(quán)利要求7所述的指令采樣電路，其特征在于，所述譯碼電路，包括：1n模式對(duì)應(yīng)的第一譯碼電路和2n模式對(duì)應(yīng)的第二譯碼電路；
9.根據(jù)權(quán)利要求6所述的指令采樣電路，其特征在于，所述地址輸出電路的輸入端與所述第二偶輸出端和所述第二奇輸出端連接，所述地址輸出電路的時(shí)鐘端接收所述輸出時(shí)鐘，所述地址輸出電路用于響應(yīng)于所述輸出沿，將所述第二偶輸出端或所述第二奇輸出端的當(dāng)前輸出，作為所述存儲(chǔ)器指令的地址信息輸出。
10.根據(jù)權(quán)利要求9所述的指令采樣電路，其特征在于，所述地址輸出電路，包括：第一輸出電路、第二輸出電路以及整合電路；
11.根據(jù)權(quán)利要求1-10中任一項(xiàng)所述的指令采樣電路，其特征在于，所述指令采樣電路還包括：時(shí)鐘生成電路；
12.一種存儲(chǔ)器，其特征在于，包括：如權(quán)利要求1-11中任一項(xiàng)所述的指令采樣電路、所述指令譯碼電路以及所述地址輸出電路。